가역 베다 승산기 설계 및 합성
현대 통신 애플리케이션의 발전은 곱셈 연산 성능 향상을 요구합니다. 베다 수학 기반의 곱셈기는 기존 방식 대비 입력 비트 수가 많아도 전파 지연이 적다는 장점이 있으며, 특히 Urdhva Tiryagbhyam 수트라를 활용한 방식은 병렬 처리를 통해 지연을 더욱 줄일 수 있습니다. 구현 방식에 따라 면적과 전력 소모 측면에서도 기존 곱셈기보다 효율적일 수 있습니다. 본 연구에서는 저전력 고속 디지털 회로 개발을 목표로, 5가지 가역 가산기(RRCA, RCLA, RCSA, RCSKA, RCSLA)를 활용한 고속 64비트 가역 베다 …